针对Hardware Architectures for Real-Time 2D/3D Fast Fourier Transform Processing在6G通信感知一体化（ISAC）系统中的深入架构分析。
针对Hardware Architectures for Real-Time 2D/3D Fast Fourier Transform Processing的全面建模，涵盖传播模型、收发器极限及符合3GPP标准的共存折衷方案。
在ISACNode环境中实现实时性能所需的硬件加速、相控阵架构与边缘DSP处理流水线。